最先端プロセスで製造された超多層配線LSIの配線修正を行うため、IC チップ裏面からの加工技術を日々研鑽しています。その一環として、 東京大学と協力し、FIB加工による素子領域への影響を評価する手法に ついて、国際会議ICMTS 2017にて発表致しました。

最先端プロセスで製造された超多層配線LSIの配線修正を行うため、ICチップ裏面からの加工技術を日々研鑽しています。その一環として、東京大学と協力し、FIB加工による素子領域への影響を評価する手法について、国際会議ICMTS 2017（※）にて発表致しました。

※）N.Usami, J.Kinoshita, et al., “An arrayed test structure for transistor damage assessment induced by circuit analysis and repairing processes with back-side-accessing Focused Ion Beam,”
2017 INTERNATIONAL CONFERENCE ON MICROELECTRONIC TEST STRUCTURES,MARCH 28-30, GRENOBLE, FRANCE